在最近的先进高速半导体器件的技术中，随着超细半导体制造工艺领域的进步，使用0.1μm或更小的栅极长度变得可能。通常，随着器件小型化，半导体器件的操作速度得到改善，而在这种极小型化的半导体器件中，需要减小其栅极绝缘膜的厚度，同时减小栅极长度。器件小型化。

 

另一方面，当栅极长度减小到0.1μm或更小时，当传统的热氧化膜用于栅极绝缘膜时，栅极绝缘膜的厚度必须减小到1-2nm或更小。然而，在这种极薄的栅极绝缘膜中，不可避免地会出现隧道电流增加的问题，而这种增加的隧穿电流会引起栅极漏电流大的问题。

 

鉴于上述情况，已提出使用具有比热氧化膜大得多的特定介电常数的高介电材料（所谓的高K介电材料），因此能够实现用于栅极绝缘膜的SiO 2当量厚度小，同时保持较大的物理厚度。这种高K材料包括Ta2O5，Al2O3，ZrO2，HfO2，ZrSiO4，HfSiO4等。通过使用这种高K电介质材料，可以在栅极长度为0.1μm或更小的超高速半导体器件中使用约10nm的物理厚度。由此，成功地抑制了由隧道效应引起的栅极漏电流。

 

例如，通过CVD工艺形成Ta2O5膜，同时使用Ta（OC2H5）5和O2作为气体源。在典型的实例中，CVD工艺在减压下在约480℃或更高的温度下进行。然后在氧化环境中对如此形成的Ta2O5膜进行热退火处理，并补偿膜中的氧缺陷。此外，膜经历结晶。如此结晶的Ta2O5膜显示出大的比介电常数。

 

从增加沟道区中的载流子迁移率的观点来看，优选在高K介电栅氧化膜和高K介电栅氧化膜之间提供厚度为1nm或更小，优选0.8nm或更小的极薄的基底氧化膜。硅衬底。该基础氧化膜必须非常薄。否则，抵消了使用高K介电膜作为栅极绝缘膜的效果。另一方面，这种极薄的基底氧化膜也需要均匀地覆盖硅衬底表面，而不会形成诸如表面状态的缺陷。

 

通常，在形成薄栅氧化膜时，已经使用硅衬底的快速热氧化（旋转RTO）工艺。当这种RTO工艺用于形成具有1nm或更小的所需厚度的热氧化膜时，需要降低膜形成时的加工温度。然而，这种在低温下形成的热氧化膜往往含有大量的表面状态，不适合高K介电栅氧化膜的基础氧化膜。